射频1988

恒温晶振HCMOS输出解析与非门信号整形应用指南

Sun, 28 Jun 2026 10:06:48 +0800

恒温晶振HCMOS输出解析与非门信号整形应用指南

在现代嵌入式系统、通信设备以及高性能计算平台的硬件设计中，时钟信号的质量与完整性直接决定了整个系统的稳定性与可靠性。恒温晶振（OCXO，Oven Controlled Crystal Oscillator）作为高精度频率基准源，其输出接口类型往往是硬件工程师在选型设计时的核心关注点。本文将深入解析恒温晶振的HCMOS输出特性，并结合TI公司的单路CMOS反相器SN74LVC1G04DCKR，探讨时钟信号经过非门整形后的波形变化与实际工程应用价值。

图1：OCXO → HCMOS输出 → 非门整形 → 负载电路信号处理链路

一、恒温晶振的HCMOS输出深入解析

HCMOS（High Speed CMOS，高速互补金属氧化物半导体）接口是恒温晶振中最常见的输出类型之一。从本质上讲，HCMOS是传统CMOS数字接口的增强版本——它输出标准数字方波信号，典型高电平接近V_CC（如3.3V或5V），低电平接近0V（GND），但在驱动能力与信号边沿速率上实现了质的飞跃。

核心要点：HCMOS ≠ 普通CMOS。HCMOS采用全静态高速互补金属氧化物半导体工艺，具备更强的驱动能力（可达±24mA甚至更高）和极短的上升/下降时间（通常在1ns~3ns量级），能够轻松应对100MHz以上频率的时钟信号分发。

HCMOS与普通CMOS的关键区别

图2：HCMOS与普通CMOS输出波形特征对比——HCMOS具有更陡峭的边沿和更高的电平裕度

在实际工程应用中，恒温晶振标注为"HCMOS输出"意味着它能够提供高速、强驱动能力的方波时钟信号，特别适合直接对接以下场景：

高速数字电路——FPGA/CPLD时钟输入、高速SerDes参考时钟
射频本振系统——PLL频率合成器参考源、混频器LO链
高带宽数据转换——高速ADC/DAC采样时钟
精密时序控制——多通道同步采集系统时钟分发

二、SN74LVC1G04DCKR 信号整形与反向驱动

在复杂的PCB布局、长距离走线或多板互连场景下，时钟信号往往会出现边沿退化、幅度衰减和噪声耦合等问题。此时需要引入缓冲/整形电路对时钟信号进行"修复"。TI公司的SN74LVC1G04DCKR正是一款极具性价比的单路CMOS反相器（非门），完美胜任这一角色。

芯片核心参数

参数项	典型值	条件
传播延迟 (t_pd)	3.7 ns	V_CC=5V, C_L=50pF
最大输出电流 (I_OH/I_OL)	±32 mA	V_CC=5V
输出上升/下降时间	≤2.0 ns	V_CC=5V, C_L=50pF
供电电压范围	1.65V ~ 5.5V	兼容多种逻辑电平
输入容限	支持5.5V耐压	可接收高于V_CC的输入
封装	SC-70-5 (SOT-353)	2.0mm×2.1mm 超小型
输出结构	CMOS推挽（轨到轨）	V_OH≈V_CC, V_OL≈0V

选型提示：SN74LVC1G04DCKR属于TI 74LVC系列，还有一个同系列的非反相缓冲器SN74LVC1G17DCKR（施密特触发输入），如果输入信号噪声较大，可优先考虑施密特输入版本以获得更好的抗干扰效果。

图3：SN74LVC1G04DCKR信号反相与整形效果——输出180°反相且边沿更陡峭、驱动更强

两级串联实现同相整形

如果设计中不允许信号反相，一个简单实用的技巧是级联两级反相器：输入→第一级反相（180°翻转+整形）→第二级反相（再次180°翻转+整形）→输出。最终输出信号与原始信号同相，同时获得双倍的边沿陡化效果。在实际布局中，可以考虑使用双路反相器（如SN74LVC2G04）来节省PCB面积。

图4：SN74LVC1G04DCKR引脚定义与逻辑符号（SC-70-5封装）

三、综合应用总结与选型建议

综合上述分析，恒温晶振的HCMOS输出与SN74LVC1G04DCKR反相器共同构成了经典的"振荡→缓冲→驱动增强"信号处理链路。

图5：典型应用电路——OCXO HCMOS输出经SN74LVC1G04整形后驱动后级负载

设计要点总结

1. 振荡级（OCXO）——提供高稳定度、低相位噪声的HCMOS方波基准。HCMOS输出天然具备强驱动、快边沿的优势。

2. 缓冲整形级（SN74LVC1G04）——在以下场景中尤为关键：

长距离PCB走线导致边沿退化时
需要增强驱动能力以驱动多个负载时
需要实现180°相位翻转（差分信号生成的前置处理）
空间受限设计中，利用SC-70-5微型封装实现信号调理

3. 负载级——整形后的方波具有接近V_CC的轨到轨摆幅、≤2ns的边沿速率和±32mA的驱动能力，足以可靠地驱动FPGA、PLL、MCU等各类数字负载。

4. 替代方案——若需同相整形，考虑两级反相器级联或选用SN74LVC1G17（施密特触发缓冲器）；若需差分信号，可在非门后增加一个巴伦或差分驱动器。

对于空间受限的便携式设备、IoT终端或分布式信号处理电路，SN74LVC1G04DCKR以SC-70-5（2.0mm×2.1mm）的超小型封装，在不牺牲信号完整性的前提下完成时钟信号的缓冲整形与相位修正，有效增强前级电路驱动能力和抗干扰性。这一经典设计范式为工程师构建高稳定度系统时钟树提供了简洁而可靠的解决方案。

标签：OCXO · HCMOS · 时钟整形 · 非门 · SN74LVC1G04 · 恒温晶振 · 信号完整性

OCXO(恒温时钟)

Sat, 27 Jun 2026 23:38:52 +0800

- OUT（Output）：

作用：频率输出管脚，主信号输出端

常见输出类型：正弦波（用于低相位噪声场景）：方波（CMOS/LVCMOS，用于数字系统）

- GND（Ground）：

作用：是所有信号和电源的参考地。

设计要点：单点接地，地线短、粗、直，避免与大功率电流共地

- EFC（External Frequency Control）/VC（Voltage Control）：

功能：通常接收0~+5V的直流控制电压。该电压通过改变变容二极管的电容值，微调晶体的谐振频率，实现±0.1ppm到±10ppm的频率牵引范围

典型电压范围：0~5V

典型调频范围：±1ppm ~ ±5ppm（部分可达 ±10ppm）

应用：频率校准；同步锁相（PLL）；补偿老化漂移

- Vref（Reference Voltage）：

作用：OCXO 内部稳压电路向外输出的一个高精度、低噪声参考电压

典型值：2.5V,3V,5V（具体需与厂家确定）

应用：常用于压控 VC 脚的微调偏置

特点：

只能输出，不能输入（不能给 Vref 脚加电压，会烧内部基准）；

开机要等恒温稳定（未加温到位时，Vref 还没到最佳精度）；

如果是 NC，就悬空（不能接地、不能接 VCC）。

- VCC（Power Supply）：

作用：为晶振内部的恒温槽、振荡电路，缓冲放大器和稳压电路提供工作电压。

典型电压：+3.3V，+5V或+12V（以型号为准）

特点：开机瞬间加热电流大（100~300mA），稳态工作电流 50~150mA

设计要点：必须就近加去耦电容（10μF + 0.1μF），降低纹波干扰。

常见 VC‑OCXO 管脚错误与问题

把 VC 脚当电源脚接 → 电源电压超过VC脚压控范围，直接损坏内部变容管

输出长线不匹配 → 相位噪声变差、频率跳变

无滤波电源 → 频率被电源纹波调制

GND 接触不良 → 稳定度完全失效

开机未等 ALM/RDY 就使用 → 频率误差极大

1、VCC 主电源输入（+3.3V/+5V/+12V）

2、GND 接地管脚

3、EFC/VC 压控电压输入

4、OUT 主频率输出

5、Vref or NC 参考电压或者不接

爬电距离和电气间隙

Tue, 11 Jun 2024 19:03:34 +0800

爬电距离是：由于导体周围的绝缘材料被电极化，导致绝缘材料呈现带电的现象。此带电区的半径，即为爬电距离。电气间隙是指：在两个导电零部件之间或导电零部件与设备防护界面之间测得的最短空间距离。即在保证电气性能稳定和安全的情况下，通过空气能实现绝缘的最短距离。

1553B为什么要加耦合器？

Thu, 01 Feb 2024 10:02:25 +0800

回答题目问题时，先百度下，耦合器是什么？

耦合器就是指功率分配元器件，它可以将一路微波功率按比例分成几路，这是功率分配问题。耦合器的重要指标是耦合度和插损。耦合度是耦合端口与输入端口的功率之比，以dB表示的话，一般是负值。耦合度的绝对值越大，相当于拿走的东西越少，自然耦合器的损耗就越小。插损是输出端口与输入端口的功率之比。耦合度的绝对值越大，插损的绝对值越小。

1553B耦合器用来做什么？

1553B耦合器是连接1553B总线子系统之间通信和数据交换的产品,用于将子系统(或称终端)耦合到1553B数据总线上。支持多接口,具有性能稳定、经久耐用、安装方便等特点。

那1553B为什么要加耦合器？（参考某文献的回答）

总线系统与终端之间的耦合分为直接耦合和通过变压器耦合，无论哪种耦合，为了实现总线系统与终端之间的短路保护、直流隔离和阻抗匹配等问题必须接隔离变压器。直接耦合方式时要求，总线接口与终端接口之间的数据线举例不能超过1英尺（0.3048m），这种情况下直接使用隔离变压器即可。但总线接口与终端间的数据线大于1英尺（0.3048m）时，必须使用变压器耦合器（但是这种耦合方式原则上不能超过20英尺即6.096m），这时除了使用隔离变压器外必须使用耦合变压器。

笔者总结起来，应该理解成，为了线路与设备安全（短路保护），同时为了信息传输稳定。但要符合不同耦合方式的举例要求。直接耦合有效举例30.48cm，变压耦合有效距离约6.1m。在实际的应用中，比较常见的错误就是使用1553B短截线直接将2个1553B终端设备连接在一起，不使用任何的总线耦合器(或T型连接器)和终端电阻。这种连接会造成1553B总线阻抗不匹配，严重时，会导致1553B数据传输错误。

1553B总线的耦合方式有哪些？

答：直接耦合与变压器耦合两种方式。

1）间接耦合
间接耦合，又称变压器耦合。间接耦合是指终端通过一个次级隔离变压器连接到主电缆上，隔离变压器位于终端设备的外部，主电线两端通过阻值等于电缆特征阻抗的电阻与耦合变压器相连，以确保传输线不匹配造成的反射最小。间接耦合与直接耦合相比，具有较好的电气隔离、阻抗匹配和较高的噪声抑制性能，电气隔离避免了终端故障或者短截线阻抗失配对主总线的影响，在实际的应用中应优先选择变压器耦合方式。

2）直接耦合
直接耦合方式是指用短截线将终端直接连接到主电缆上（通常使用T性连接器），隔离电阻和变压器位于终端设备的内部。在直接耦合情况下，虽然隔离电阻提供了在短接故障或终端短路的情况下对主总线的保护，但是实际使用过程中，要慎用或者不用直接耦合方式。因为一旦终端短路将会影响到整个总线通信，而直接短接也会极大影响总线上的阻抗匹配。

1553B各种耦合方式的总线有效距离是多少？

答：直接耦合方式的1553B总线有效距离可达30.5厘米（1英尺），变压器耦合方式的1553B总线有效距离可达6.1米（20英尺）。

扩展总线的有效距离又是多少？

答：通过耦合器设备扩展总线，有效距离可达100米。

如果实际项目中，需要的1553B总线的有效距离超过了100米，如何保障信号正常传输？

答：可以根据总线数量和节点数选择匹配的中继器，保证信号不衰减。

中继器（RP repeater）是工作在物理层上的连接设备。适用于完全相同的两个网络的互连，主要功能是通过对数据信号的重新发送或者转发，来扩大网络传输的距离。

BUCK电路与BOOST电路的比较 BUCK电路与降压变换器的区别

Wed, 31 Jan 2024 14:39:46 +0800

BUCK电路是一种常见的电源转换电路，用于将输入电压降低到所需的输出电压。它采用开关元件（如MOSFET）和电感器来实现高效率的电源转换。BUCK电路在许多电子设备和系统中广泛应用，包括电脑、手机、电源适配器等。下文将分别探讨BUCK电路与BOOST电路的比较，以及BUCK电路与降压变换器的区别。

1.BUCK电路与BOOST电路的比较BUCK电路和BOOST电路都是常见的电源转换电路，但有着不同的工作原理和特点。以下是对两者进行比较的要点：

电压转换方向： BUCK电路用于将输入电压降低为输出电压，而BOOST电路则用于将输入电压提升为输出电压。因此，BUCK电路是一种降压转换器，而BOOST电路是一种升压转换器。

工作原理： BUCK电路通过周期性地打开和关闭开关元件，使电感器储存能量并将其传输到输出负载上，从而降低输出电压。BOOST电路则利用储存在电感器中的能量，在开关元件开启时将其释放到输出负载上，从而提高输出电压。

效率：由于BUCK电路可以实现输入电压与输出电压之间的降压转换，因此相对于BOOST电路来说，其效率更高。BOOST电路在升压转换过程中需要通过电感器存储能量，导致一定的能量损耗，因此效率较低。

应用场景：由于BUCK电路具有高效率和较小的尺寸特点，常用于需要将电源电压降低的应用，如电池供电系统。BOOST电路则适用于需要增加电源电压的场景，如LED照明、太阳能电池以及电动汽车等领域。

2.BUCK电路与降压变换器的区别

虽然BUCK电路可以被看作是一种降压变换器，但在某些情况下，BUCK电路与通常意义上的降压变换器有所不同。以下是两者之间的区别：

电压调节方式： BUCK电路通过改变开关元件的开启时间（占空比）来调节输出电压。这种方式可以更精确地控制输出电压，使其稳定在预期范围内。而通常意义上的降压变换器可能使用其他电路和控制方法来实现电压调节。

保护机制：为了确保系统的安全性和可靠性，BUCK电路通常具有多种保护机制，如过载保护、过温保护和短路保护等。这些保护功能可以帮助防止电路损坏和故障。而一般的降压变换器可能没有集成相同的保护功能。

应用范围： BUCK电路广泛应用于电子设备和系统中，包括电源管理、DC-DC转换、直流电机驱动等。降压变换器是一个更广泛的概念，可以包括各种不同的电路和方法，用于将输入电压降低到所需的输出电压，包括BUCK电路在内。

综上所述，BUCK电路是一种常见的降压转换电路，用于将输入电压降低为所需的输出电压。与BOOST电路相比，BUCK电路用于降低电压，具有更高的效率和更小的尺寸。BUCK电路与通常意义上的降压变换器相比，具有精确的电压调节方式和多种保护机制。了解这些电路的比较和区别对于正确选择和应用适当的电源转换方案至关重要。

一张图解释天线极化分类

Thu, 26 Oct 2023 19:27:00 +0800

奈奎斯特速率与奈奎斯特频率的区别

Fri, 13 Oct 2023 15:34:18 +0800

奈奎斯特速率（Nyquist rate）和奈奎斯特频率（Nyquist frequency）是数字信号处理中的两个相关概念，用于描述采样信号的传输和重构。

奈奎斯特速率是指在理想采样情况下，将一个信号进行完全采样所需的最小采样频率。根据奈奎斯特定理，为了避免采样误差和信息丢失，采样频率必须大于信号中最高频率成分的两倍。因此，奈奎斯特速率等于信号的最高频率乘以2。

奈奎斯特频率是与奈奎斯特速率相对应的频率。奈奎斯特频率是采样速率的一半，即奈奎斯特速率除以2。奈奎斯特频率的意义在于在进行数字信号重构时，需要将采样数据通过低通滤波器进行恢复。低通滤波器的截止频率应设置为奈奎斯特频率，以消除采样过程中引入的混叠效应，并恢复原始信号的连续性。

总而言之，奈奎斯特速率是信号中最高频率的两倍，而奈奎斯特频率则是采样速率的一半，用于低通滤波器的设计。

射频电路设计规范系列之三

Thu, 31 Aug 2023 23:24:37 +0800

大类	小类	编号	要素描述
通用	布局	1	ESD防护元件直接放在主信号路径上。
		2	模块分腔屏蔽合理，己关注腔体自谐振频率。
		3	屏蔽墙及内倒角位置的顶面是布局、布线、信号过孔禁布区。
		4	匹配元件靠近相关的RF器件端口布局
		5	已考虑热设计，保证热量不集中，散热容易。
		6	RF主信号流一字布局，如果受空间限制，不能一字布局时，可以采用L形布局，慎用U形布局。
		7	对绕线电感的布局必须要保证相邻电感的磁力线相互垂直，对印制线类电感（LTCC工艺）如做不到磁力线相互垂直，应该远离放置。
		8	分立元件构成的组合电路，不被其它元件或传输线打散，例如电阻衰减器的三个电阻布局互相靠近。滤波器电路要一面布局，并且不能被其它传输线打散。
		9	高中低频组合滤波，高频小容量滤波电容最靠近器件管脚。
		10	PCB螺钉数量和布局合理。
		11	功放PCB开窗综合考虑了安装余量和电气性能。
		12	功放可变电容、隔直电容位置己按原理图设计者要求布局。
		13	元件离屏蔽壁间距符合要求，考虑了误差。
		14	射频PCB的输入输出和其它部分的接口是否满足设计要求。
		15	在正常工作或测试环境下，没有Stub。
		17	数字芯片PWM调制输出直流的RC滤波电路，放置在数字芯片侧。
		18	腔内同频增益超过40dB级联放大电路需进行了分腔。例如：接收通道的增益一般会很大，需要进行分腔
		19	级联衰减电路的衰减量大于40dB的电路需进行分腔。
		20	级联滤波电路的带外衰减和级联开关电路的隔离度大于40dB，则需要分腔。
		21	射频电源的分配一般按照就近供电的原则，以免相互之间产生干扰。同时，在不同芯片共用同一个电源芯片时，要注意芯片之间是否会通过电源产生干扰。
		22	电源的摆放位置是否合适，要保证输入输出电源线不能交叉，走线距离最短。
		23	电源输入口的滤波电容是否靠近输入管脚，并且按照从大到小的顺序排列，容值最小的电容最靠近电源的输入管脚。
		24	器件DATASHEET上有特殊要求的布局是否满足。
	布线	1	布RF线需要进行控制走线阻抗，将它们布得尽可能直接，这样可以减小损耗和不期望得到的耦合。
		2	微带线下方需要连续的地，同样的，带状线上方和下方也需要连续的地；地平面不仅提供需要的回路，还可以将信号跟其它信号层隔离；
		3	长的、没有屏蔽的走线，如RF前端的连线需要用带状线，这样有利于使用固有的屏蔽。
		4	避免在内层和外层多次来回走线；
		5	当RF信号线在不同层之间过渡时，过孔需要远离潜在的干扰电路、走线及过孔（比如数字控制线、时钟、电源等）；确保射频过孔和干扰路径之间铺地并加地过孔，起隔离作用。
		6	时钟线、数据线、控制线之间的距离需满足3W原则。如果空间允许，尽量拉开线间距离。
		7	走线要最短，不能闭环，不能有锐角和直角。
		8	晶振表面以下不能有过孔和走线。频综、pll滤波器件、VCO、滤波器和电感下表面不能走线。
		9	模拟信号与数字信号，电源线与控制信号线，弱信号与其他任何信号需要分层（最好有地隔离）或相距较远走线。如果分层相邻层的线与线之间不能并行走线，最好垂直走线。如果没有分层线间的距离是要满足隔离度的要求，至少满足线距大于3W。
		10	射频敏感信号不能靠近强辐射信号。
		11	差分信号线需对称走线，线长相差不能超过100mil，差分线对间的间距需满足3W规则。
		12	输入输出阻抗不是50欧姆的器件，输入输出阻抗线需满足阻抗匹配要求。
		13	在原理图中，有特殊要求的阻抗线需满足原理图的设计要求。
		14	不同单元电源线布线时，电源线之间需相互隔离，以免各单元电路通过电源相互干扰。
		15	不同电源层在空间上不能重叠，如果重叠需要有地层隔离。
		16	电源的走线线宽要满足电流的通流量要求。（一般参考为1A/mm线宽）
		17	RF信号布线周围如果存在其它RF信号线，在两者之间需辅地铜皮，并打地过孔。
		18	电源部分导线印制线在层间转接的过孔数符合通过电流的要求（1A/Ф0.3mm孔）。
		19	RF信号布线周围如果存在其它不相关的非RF信号（如过路电源线），在两者之间需辅地铜皮，并打地过孔。
		20	小信号放大器的电源布线需要地铜皮及接地过孔隔离，避免其它EMI干扰窜入，进而恶化本级信号质量。
		21	接地线要短而直，减少分布电感，减小公共地阻抗所产生的干扰。
		22	RF 主信号路径上的接地器件和电源滤波电容需要接地时，为减小器件接地电感，要求就近接地。
		23	有些元件的底部是接地的金属壳，要在元件的投影区内加一些接地孔，投影区内的表面层不得布信号线和过孔；
		24	接地线需要走一定的距离时，应加粗走线线宽、缩短走线长度，禁止接近和超过1/4导引波长，以防止天线效应导致信号辐射；
		25	除特殊用途外，不得有孤立铜皮，铜皮上一定要加地线过孔。
		26	对某些敏感电路、有强烈辐射源的电路分别放在屏蔽腔内，装配时屏蔽腔压在PCB表面。PCB在设计时要加上“过孔屏蔽墙”，就是在PCB上与屏蔽腔壁紧贴的部位加上接地的过孔。要有两排以上的过孔，两排过孔相互错开，同一排的过孔间距在100mils左右。
		27	一些RF器件封装较小，SMD焊盘宽度可能小至12mils，而RF信号线宽可能达50mils以上，要用渐变线，禁止线宽突变，且过渡部分的线不宜太长。
		28	当50欧细微带线上有大焊盘时，大焊盘相当于分布电容，破坏了微带线的特性阻抗连续性。需将焊盘下方的地平面挖空，来减小焊盘的分布电容。并通过软件仿真，保证阻抗为50欧姆。
		29	过孔是引起RF 通道上阻抗不连续性的重要因素之一，如果信号频率大于1GHz，就要考虑过孔的影响。具体情况需用HFSS和Optimetrics进行优化仿真。
射频模块	频率源模块	1	数据、时钟、使能线不能在数字频率合成器芯片、晶体、晶振、变压器、光耦、电源模块等器件底部表面层走线。
		2	频综的电源线要和其他干扰信号进行隔离，以免影响频综的相位噪声和杂散。
		3	环路滤波器的布局要同层布局，并且结构紧凑，靠近相关的滤波管脚，在滤波器的下表面不能走线。
		4	VCO的电源和控制电压，要和其它干扰信号进行隔离。
		5	VCO和频综下面不能走线。
		6	频综的数据、时钟、使能信号之间的距离要满足至少3W的间距。如果分层布线，不能平行重叠走线。
	参考源模块	1	参考源的参考输入信号，是从中频送过来的，走线一定要短，不能对其它电路有影响。
		2	数据、时钟、使能信号之间的距离要满足至少3W的间距。如果分层布线，不能平行重叠走线。
		4	VCO的电源和控制电压，要和其它干扰信号进行隔离。
		5	参考源的输出电路要和其它信号进行隔离。
	LNA模块	1	LNA的输入信号线要越短越好。减小线损，增强接收通道的灵敏度。
		2	LNA的匹配电路要靠近相应的管脚放置。
		3	射频前端的ESD防护电路，一定要放在射频信号的主干线上，以防降低防护等级。
	小信号放大器模块	1	小信号放大器的电源布线需要地铜皮及接地过孔隔离，避免其它EMI干扰窜入，进而恶化本级信号质量。
		2	单片放大器偏置电感的焊盘也最好放在RF信号线上，如果空间紧张也可通过12mil高阻线与RF信号线相连。
		3	当同一电源给两级放大器同时供电时，电源要从后级向前级供电，以免末级放大电路影响前级。
		4	小信号放大器的电源地回路要小，电容接地要短而直，减小公共地阻抗所产生的干扰。
	滤波器模块	1	滤波器的匹配元件要靠近相应的管脚。
		2	当滤波器的输入输出管脚为大焊盘时，为了保证阻抗的连续性，需要将其下面的层挖空。需通过仿真软件计算具体的阻抗值。
		3	当滤波器底部是金属外壳与接地脚相连，器件的元件面投影区是禁布区，不能布微带线和过孔，
	集成混频器	1	要注意混频器的外围器件应该按照DATASHEET的要求布局。
		2	对于集成双平衡混频器，扼流电感和隔离电感一定要远离，并且垂直放置。
		3	对于集成双平衡混频器，隔离电感的接地必须充分，尽量在附近多打地孔。
		4	对于集成双平衡混频器，两个扼流电感要保持对称平行放置
	集成调制器	1	I/Q是两对差分线对，这两对差分线对间的间距满足3W规则，并且中间要加地孔隔离。
		2	I/Q分别是两对差分线对，这两对差分线要并行走线，不能交叉走线。
		3	两对差分线线长相差不能超过100mil。
		4	差分线走线过孔不能超过4个。
电源电路	射频电源	1	电源线是EMI 出入电路的重要途径。通过电源线，外界的干扰可以传入内部电路，影响RF电路指标。为了减少电磁辐射和耦合，要求DC-DC模块的一次侧、二次侧、负载侧环路面积最小。电源电路不管形式有多复杂，其大电流环路都要尽可能小。
		2	单板上长距离的电源线不能同时接近或穿过级联放大器（增益大于45dB）的输出和输入端附近。避免电源线成为RF 信号传输途径，可能引起自激或降低扇区隔离度。长距离电源线的两端都需要加上高频滤波电容，甚至中间也加高频滤波电容。
		3	RF PCB的电源入口处组合并联三个滤波电容，利用这三种电容的各自优点分别滤除电源线上的低、中、高频。例如：10uf，0.1uf，100pf。并且按照从大到小的顺序依次靠近电源的输入管脚。
		4	用同一组电源给小信号级联放大器馈电，应当先从末级开始，依次向前级供电，使末级电路产生的EMI 对前级的影响较小。且每一级的电源滤波至少有两个电容：0.1uf，100pf。当信号频率高于1GHz时，要增加10pf滤波电容。
		5	不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。
		6	电源部分导线印制线在层间转接的过孔数符合通过电流的要求（1A/Ф0.3mm孔）。
		7	PCB的POWER部分的铜箔尺寸符合其流过的最大电流，并考虑余量（一般参考为1A/mm线宽）。
		8	电源线的输入输出不能交叉。
其它	安规	1	电源印制导线在层间转接的过孔数符合通过电流的要求（1A/Ф0.3孔）
		2	PCB的POWER部分的铜箔尺寸符合其流过的最大电流，并考虑余量（一般参考为2A/mm线宽）
		3	单板上高温元器件的防护和热处理措施合理（类似加热器件的高温元器件处理）
		4	较大面积可触及导电零部件外壳与地连接（如DC/DC外壳、屏蔽盒）
		5	较大体积零件的固定孔及安装后的电气间隙和在印制板上的爬电距离符合安规要求。（如DC/DC外壳、屏蔽盒）
		6	屏蔽盒固定后，与其它接插件等带能量危险或与危险电压电极的电气间隙达到安规要求；固定螺钉及垫片在印制板上爬电距离符合要求。
		7	-48V输入印制线位于重叠位置，层间距离没有小于0.1mm。
		8	PCB电源部分的连接器有防止反插措施
		9	DC/DC的输入/输出印制线，不与DC/DC模块在同一面（贴装DC/DC除外，无台阶的DC/DC外壳会与印制线的电气间隙不够，甚至会依靠阻焊剂绝缘）
		10	功放输出口有保护电路（如环行器等）保证不会过功率引发过热或燃烧事件
		11	防雷击连接器与气体放电管及保护二极管之间的布线要尽量粗，并且其布线到地的距离要大于80mil以上。

时钟压摆率

Tue, 01 Aug 2023 17:13:10 +0800

时钟压摆率是指时钟信号的上升沿或下降沿的速度。它是衡量时钟信号的快速性能的指标之一。时钟压摆率越高，表示时钟信号的变化速度越快，系统响应速度也会更快。时钟压摆率的单位一般为V/ns（伏特/纳秒）。

锁相环芯片的参考时钟幅值过大会导致啥问题出现以及出现的原因是啥

Fri, 28 Jul 2023 19:20:39 +0800

锁相环（PLL）芯片的参考时钟幅值过大可能会导致以下问题：

振荡器非线性失真：参考时钟幅值过大可能引起振荡器非线性失真，导致输出的时钟信号含有高次谐波成分。这会导致时钟信号的频谱不纯净，并且可能引入额外的噪声。
相位偏差增加：PLL的作用就是将输入参考时钟的相位与输出时钟的相位同步。当参考时钟幅值过大时，PLL可能无法正确跟踪参考时钟的相位，导致输出时钟相位的偏差增加。
锁定时间延长：参考时钟幅值过大可能会增加PLL系统的稳定性要求，导致锁定时间延长。PLL需要更长的时间来达到准确的相位和频率锁定，从而影响系统的响应速度和性能。

产生该问题的原因可能有以下几点：

参考时钟源的问题：如果参考时钟源本身存在幅值过大的问题，那么进入PLL的参考时钟信号也会具有较大的幅值。
PLL参数设置错误：在设计和配置PLL时，如果参数设置不当，比如放大倍数过大或环路滤波器参数不合适，也可能导致参考时钟幅值过大。
环路滤波器失效：环路滤波器的作用是平滑PLL系统中的错误信号，并控制输出频率和相位的稳定性。如果滤波器失效或工作不正常，就有可能导致参考时钟幅值过大。

在设计和使用锁相环芯片时，需要注意选择合适的参考时钟幅值，并确保PLL系统的各个部分都正确配置和工作，以避免上述问题的出现。